“开源 RISC‑V AI 加速器预计在 2025 年市场规模将超过 11 亿美元，随着 AI 芯片整体市场向 AI 加速芯片（ASIC）扩展，RISC‑V 架构迎来了专业化和边缘部署时代的机遇。”

01   Qt 收购“I.A.R. Systems 

Qt 以现金溢价方式提出收购 IAR，金额估值约 2.3 亿美金，董事会支持并获得主要股东承诺。目标是通过整合 UI 与嵌入式工具链实现平台优势，并推进 IAR 向订阅模式转型。交易需达成高股权比例接受并获监管批准，最终完成日期预期在 2025 年 9 月底前。

·  业务整合预期

Qt 计划将其跨平台 UI 工具链与 IAR 的嵌入式系统开发工具（编译器和调试器）整合，提供从 UI 到底层 MCU 的一体化开发平台。

·  Qt产品整合与平台一体化

Qt 的目标是构建“一站式嵌入式开发平台”，将其 GUI 框架（Qt/QML）与 IAR 的低层工具链（编译器、调试器）打通。

预期影响：

IAR 编译器（如 for RISC-V、ARM）将进一步优化与 Qt 运行时的兼容性。

会开发Qt + IAR 联合 SDK（适配 STM32、RA MCU、RISC‑V 开发板等），增强交叉编译体验。

IAR 的 Build Tools for CI/CD 将可能与 Qt Creator 集成，实现 DevOps 自动化工具链。

·  多架构扩展趋势将增强

Qt 希望扩大其对 Arm、RISC‑V、Renesas RA、NXP i.MX 等平台的影响力。

IAR 未来的产品路线会更倾向：

加速对 RISC‑V 商用 MCU/SoC 的支持；

增强与 Qt LTS/RTOS 的联调功能；

增加 多核调试支持（尤其是 AI+MCU/MPU 异构结构下）。

原文链接：https://www.newelectronics.co.uk/content/news/iar-accepts-a-230m-bid-for-the-company-from-qt

02  Parrot OS 6.4 计划支持 RISC‑V 

Parrot OS 是一个专为信息安全、渗透测试、取证分析与隐私防护设计的 Linux 发行版，由意大利团队 ParrotSec 开发，基于 Debian GNU/Linux。它是 Kali Linux 的重要替代方案之一，强调安全性、轻量化和匿名性。

·  初步支持

Parrot OS 6.4 开始支持 RISC‑V 架构，该发布为后续版本（如 Parrot 7.0）全面适配 RISC‑V 做准备。

·  构建脚本

核心构建脚本经过重写，增强自动化能力，从而更轻松地生成包括 RISC‑V 在内的多平台镜像。

·  为 Parrot 7.0 铺路

官方确认 6.4 为 6.x 最后一个版本，下一代 Parrot 7 将基于 Debian 13 “Trixie” 构建，并明确将引入 RISC‑V 支持与多桌面环境格式

·  技术与生态影响分析

多平台渗透测试平台布局：随着 RISC‑V 支持加入，安全研究者和渗透测试人员将可以在低成本 RISC‑V 平台（如 SiFive 开发板）上运行 Parrot，包括其工具链（Metasploit、Sliver、Caido 等）。

构建与部署能力升级：重构后的构建流程有助于将来支持 RISC‑V 镜像的持续集成与自动发布，从而简化开发者和 DevOps 的适配流程。

社区与生态扩展：RISC‑V 的加入吸引更多开源社区、芯片设计者和教育用户进驻 Parrot 生态，推动安全工具与教育资源的交互整合。

原文链接：https://cyberpress.org/parrot-os-6-4-launches/

03  国产芯片设备“教学”革命

中国厂商推出了一整套国产芯片制造设备，达到可“教人如何从头制造芯片”的水平。其目的是让公众和研发人员更直观地理解芯片制造流程，从晶圆处理、刻蚀到封装各环节一目了然。

中国芯片设备正在经历从“追随者”到“逐步自主”的转型：

教学与普及驱动的设备透明化，帮助培养从业者；

多重图案化＋国产DUV路径成为应对高端设备阻断的策略；

国家政策与企业资金支持推动国内设备领域快速扩张；

虽已迈向中端（28nm–7nm），但高端 EUV 仍是中国无法触及的制高点。

·  中国设备厂商正逐步填补高端设备空白

企业如 SiCarrier 在 2025 年的 Semicon China 展会上亮相多款国产制程设备，包括刻蚀、沉积以及检测等工具，并宣称具备 5nm 多重光刻工艺能力，绕开对 EUV 的依赖。

SMEE（上海微电子）在 2023 年推出 SSA800 系列深紫外（DUV）浸入式光刻机，具备制造 28nm 芯片的能力，并正着手攻克 7nm–5nm 多重图案化技术。

·  自给率提升与挑战并存

根据 Reuters 报道[1]，国产芯片制造设备在中国采购市场中的占比由 2020 年的约 5.1% 提升至 2024 年的 11.3%，显示国产化进展。

不过，顶级 EUV 工艺仍由荷兰 ASML 垄断，中国虽在 DUV、刻蚀与清洗设备方面取得进展，但高端刻蚀设备（如 EUV）仍不能国产化。

·  技术绕路与应对策略

在受限于美国对 EUV 设备出口管制后，中国通过 “多重图案化” 技术（multi-patterning）结合国产 DUV 设备，间接实现类似 5nm、7nm 工艺的芯片制造路径。SiCarrier 已申请相关技术专利。

技术路线以更高成本和更低良品率为代价，但为克服外部封锁提供了“可行的替代方案”。

·  国家战略与市场前景

报道强调，国内厂商背靠国家投资（如半导体专项基金），正迅速扩充产能并拓展市场，包括刻蚀、清洗、光刻及检测等设备领域。

SMIC 的新生产线已大量使用国产设备并推广到28nm及7nm工艺，使国内设备商的市场空间扩张明显。

原文链接： https://markets.financialcontent.com/stocks/article/abnewswire-2025-7-7-chinese-made-chip-equipment-creates-another-miracle-teach-people-how-to-make-chips-understand-chip-equipment-from-the-chip-manufacturing-process

04  RISC‑V 正从开源 CPU 架构，迈向AI 加速器基础设施

从纳入低功耗推理芯片，到 Meta 等巨头探索训练加速的高性能方案，生态与市场快速扩张——2025 年 RISC‑V AI 加速器收入破 11亿美元，边缘芯片出货量预计十年内突破亿级。

·  RISC‑V 在 AI 的关键优势

RISC‑V 是一种开放式、模块化 ISA，非常适合于构建定制的 AI 加速器，能够针对专用工作负载（如矩阵乘法、量化处理）优化处理路径维基百科。

软件驱动硬件设计，使芯片可扩展且易于集成多核、GPU/NPU 等 AI 元件，促进硬件/软件协同设计。

·  典型应用与案例

Meta 正测试其首款基于 RISC‑V 的训练加速器（AI training accelerator），联合 Broadcom 和台积电实现流片，若顺利应用，将降低对 Nvidia H100/H200 等 GPU 的依赖

多家公司正在开发面向 端侧（edge）或嵌入式 AI 推理的 RISC‑V SoC，典型代表包括：

Marsellus：一款超级低功耗 AIoT SoC，支持 DNN 推理，功耗仅数十 mW，性能达 3.32 TOPS/W（软件），12.4 TOPS/W（硬件）

Occamy：具备 432 核心、支持双 HBM2E，目标面向大型线性代数与稀疏计算

DARKSIDE：面向极端低功耗边缘端 AI 推理与训练，采用混合高精度/低精度数据路径

·  出货预测与生态

据 ABI Research 预测[2]，到 2030 年，RISC‑V 架构的边缘 AI 芯片出货量将增长至 1.29 亿颗

RISC‑V 联盟和生态系统不断壮大，已有包括 Google、MediaTek、Intel、Nvidia 等大厂参与，推动开源 RISC‑V 架构加速器在 AI 应用的标准化

·  展望：RISC-V 在 AI 演进路径

不仅限于端侧部署，RISC‑V 正走向高性能训练加速器，挑战仍有待验证功效与性能比。

模块化 ISA 特性允许定制扩展指令，对 Transformer、LLM 推理等特定 AI 工作负载进行专门优化。

中国、欧洲、美国等地都积极推动以 RISC‑V 芯片自治替代传统闭源架构，兼顾成本、可定制性、供应链多样化等需求。

原文链接：https://sqmagazine.co.uk/ai-chip-statistics/

05  酷毙了|用 160核 MCU 堆一个 掌上集群

德国硬件爱好者 Matthias “bitluni” Balwierz 打造了一张 M.2 插槽卡，堪称“RISC‑V 超级集群”——高密度集成 160 个 CH32V208 单核 RISC‑V MCU，每颗频率可达 144 MHz，这些微控制器被分布在板面如“小刺”般的 10 个模块上，形如掌上超算。

·  性能演示与实验

虽然单颗 MCU 性能有限，但 160 颗集群也算得上“80 年代中期水准的超算”。Balwierz 使用一个“光线行进（raymarcher）”演示，尽管速度尚不能媲美现代 GPU，但足以展现其并行能力

·  架构与设计挑战

模块化 M.2 平台：主板带有 10 个垂直 M.2 子板，每块上有 16 颗 MCU；选择靠接电线进行连接设计，类似“刺猬状”结构。

功耗与供电问题：项目正在调试中，主因是电源不足导致“brownout”（棕色断电），再加上 PCB 无良好地平整接地，信号线也没有配合终端匹配，容易出现干扰问题。

通信瓶颈：通过 PCIe 上的 WCH CH382 串口桥连接主机，计算能力远胜通信带宽——典型“算多传少”难题

原文链接：https://www.hackster.io/news/matthias-bitluni-balwierz-s-latest-risc-v-design-is-a-160-core-supercluster-on-a-single-m-2-card-ef7ebd718d02

引用列表

[1]https://www.reuters.com/world/china/how-chinas-chip-equipment-manufacturing-sector-stacks-up-2025-05-13

[2]https://www.prnewswire.com/news-releases/risc-v-processors-addressing-edge-ai-devices-to-reach-129-million-shipments-by-2030-302061314.html

来源：V大郎